三星和SK海力士已表示有意帮助其合作伙伴尽早发布采用新DDR5内存规范的新设备，有趣的是,这两家公司的目标都定在了今年年底。这个消息是在固态技术协会（JEDEC）正式宣布LPDDR5之后发布的。

DDR5预计将带来4266至6400MT/s的I/O速度，电源电压降至1.1V，允许的波动范围为3%（即±0.033V）。每个模块使用两个独立的32/40位通道（不使用/或使用ECC）。此外，DDR5将具有改进的命令总线效率（因为通道将具有其自己的7位地址（添加）/命令（Cmd）总线），更好的刷新方案以及增加的存储体组以获得额外的性能。

在ISSCC上，海力士芯片设计师Dongkyun Kim发表了自家首款DDR5芯片的报告。这是一款16Gb@每引脚 6.4Gbps的SDRAM,工作电压1.1V 。制造节点为1y纳米，基于四金属DRAM工艺，封装面积76.22平方毫米。

Kim 对延迟锁定回路的部分改动进行了深入讲解，表示 Hynix 借助了相位旋转器和注入锁定振荡器，实现了对延迟锁定环（DLL）的修改。以减少在较高时钟速度下，操作相关的时钟抖动和占空比失真。

他还描述了海力士设计团队使用的其它技术，包括用于抵消与更高速度相关的时钟域问题的写入等级训练方法，以及改进的前向反馈均衡（FFE）电路。

与此同时，三星公司描述了一款10nm级别的LPDDR5 SDRAM 。在低至1.05V的电压下，它可以达到7.5 Gb/s的速率。

除这两家之外，Cadence和美光已经开始研发16Gb容量的DDR5产品，并计划在2019年底量产。事实上，早在2018年5月，Cadence就展示了首款DDR5内存验证模组，DRAM来自美光，接口层自研，采用台积电7nm工艺，数据率可达4400MT/s，也就是频率高达4400MHz。