Marvell在Analyst Day 2024上发布针对AI应用的定制化XPU的CHBM解决方案。

CHBM与美光、三星和SK海力士等合作开发，针对特定XPU设计，改善效能、功耗、存储器容量、芯片尺寸和成本。

CHBM将与Marvell定制化化XPU兼容，初期不会成为JEDEC定义的HBM标准。

该公司定制化HBM解决方案针对特定应用量身打造介面与堆叠，目标是减少标准HBM介面在处理器内部所占用的空间，释放可用于运算和功能的空间。

Marvell 指出，借由专属D2D（die-to-die）I/O，不仅能在定制化XPU中多装25%逻辑芯片，也可在运算芯片旁多安装33%CHBM存储器封装，增加处理器可用DRAM容量。

预期可将存储器介面功耗降低70%。

由于CHBM并不依赖JEDEC标准，因此硬件部分需要全新的控制器和定制化实体介面、全新的D2D介面及改良的HBM基本芯片。

新Marvell D2D HBM介面将拥有20 Tbps/mm（每毫米2.5TB/s）频宽，比目前HBM提供的5Tbps/mm（每毫米625GB/s）多。此外，预期无缓冲存储器的速度将达50Tbps/mm（每毫米6.25TB/s）。

Marvell没透露CHBM介面的宽度及更多信息，仅表示通过序列化（serializing）与加速内部AI加速器芯片与HBM基础芯片之间的I/O介面，来增强XPU。

与业界标准HBM3E或HBM4解决方案相比，CHBM介面宽度较窄。

Marvell指出，非常感谢能与三大存储器设计商合作，加速这场革命，帮助云端数据中心持续扩充XPU和基础架构，迎接AI时代的来临。

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